Реферат: Вычислительное устройство. Изменение знака и деление чисел

Числа представлены в формате с плавающей точкой с разрядностью 18+6.

1. Описание структурной схемы устройства с ее обоснованием

Структурная схема устройства представлена на рисунке 1. Она состоит из двух частей. Первая часть схемы, в состав которой входят регистры A_o и B_o и сумматор, предназначена для работы с порядками чисел. Вторая часть схемы, состоящая из регистров A_m, B_m и Z, мультиплексора, сумматора и компаратора предназначена для работы с мантиссами чисел.

При выполнении операции деления используется два числа - A (делимое) и B (делитель). Число A хранится в регистрах A_o и A_m соответственно порядок и мантисса. Число B хранится в регистрах B_o и B_m соответственно порядок и мантисса.

В начале работы делимое A заносится в регистры: мантисса в регистр A_m с помощью сигнала Y₃, порядок в регистр A_o - Y₄, а делитель B: мантисса в регистр B_m (Y₅), порядок в регистр B_o (Y₆). Мантисса делимого A сдвигается влево путем косой передачи из регистра A_m в сумматор. Делитель B поступает в сумматор SM из регистра B_m в прямом или обратном кодах (Y₉). Дополнительный код делимого образуется в SM за счет подсуммирования обратного кода делимого B сигналом “+1SM” (Y₁₀).

Цифры частного Z_i, определяемые по знаку частичных остатков в регистре A_m, фиксируются в регистре Z путем последовательного занесения их в младший разряд регистра Z (Y₇) и сдвига содержимого регистра Z (Y₈).

Порядок частного определяется вычитанием порядков на SM путем подачи обратного значения порядка делителя из регистра B_o и фиксации результата в регистре B_o.

При выполнении операции изменения знака используется одно число. Число записывается в регистр B_m (Y₅) и подается на сумматор SM в обратном коде (Y₉) и записывается в регистр A_m (Y₃) с предварительным подсумированием единицы в сумматоре (Y₁₀).

2.Описание блок-схемы алгоритма выполнения операций и ее микропрограммной реализации.

Блок-схема выполнения операций представлена на рисунке 2.

В начале работы гасится выходная готовность (Y₁₄) и проверяется входная готовность (P₁). После получения сигнала входной готовности обнуляются регистры A _o и A_m (Y₀), B_o и B_m (Y₁) и Z (Y₂). Далее проверяется код операции (P₂) для определения дальнейших действий.

Операция изменения знака числа - ветвь один.

Записываем исходное число в регистр Bm (Y₅). Передаем на SM его обратный код с подсуммированием единицы младшего разряда (Y₁₀). Данные с SM записываем в регистр A_m (Y₃). После этого устанавливаем выходную готовность (Y₁₃) и заканчиваем работу.

Операция деления чисел - ветвь два.

Производим запись: мантиссы делимого в регистр A_m (Y₃), порядка делимого в регистр A_o (Y₄) и мантиссы и порядка делителя в регистр B_m (Y₅) и B_o (Y₆) соответственно. Вычисляем разность порядков чисел путем сложения первого порядка с обратным кодом второго (Y₁₁) и сохраняем результат в регистре B_o (Y₆). Проверяем равенство делителя нулю (P₃). Если делитель равен нулю, то сигнализируем об ошибке аргументов и устанавливаем выходную готовность (Y₁₃). Если делитель не равен нулю, тогда деление возможно и начинается цикл поразрядного получения мантиссы частного. На SM передается сдвинутое косой передачей в сторону старших разрядов делимое и обратный код делителя (Y₉) с подсуммированием единицы младшего разряда (Y₁₀). С выхода SM частичный остаток заносится в регистр A_m (Y₃). Цифра модуля частного вычисляется как сумма по модулю два знаковых разрядов частичного остатка и делителя и заносится в предварительно сдвинутый на один разряд влево (Y₈) регистр Z (Y₇). Проверяем счетчик чисел (P₄). Если он не равен нулю, продолжаем цикл по определению разрядов частного. Если счетчик равен нулю, то мы определили все разряды частного, и переходим к нормализации результата. Если число не нормализовано (P₆), то производим сдвиг Z в сторону старших разрядов (Y₈) и уменьшение порядка (Y₁₂). После нормализации числа устанавливаем выходную готовность и заканчиваем работу.

Для реализации устройства используется управляющий автомат с выделенной адресной памятью, его схема изображена на рисунке 3, в таблице 1 представлены состояния его переходов, в таблице 2 управляющие сигналы и в таблице 4 описаны префиксные функции.

ПЗУ А        

Адреса памяти	Условия переходов	Код ПФ	Адреса переходов
0	0	0	1
1	0	P1	1
	1	P1	2
2	0	P2	4
	1	P2	3
3	0	0	10
4	0	P3	8
	1	P3	12
5	0	P4	6
	1	P4	10
6	0	P5	7
	1	P5	8
7	0	0	9
8	0	0	9
9	0	0	5
10	0	P6	11
	1	P6	12
11	0	0	10
12	0	0	*

Y0	Обнуление регистров Ao и Am
Y1	Обнуление регистров Bo и Bm
Y2	Обнуление регистра Z
Y3	Запись в регистр Am
Y4	Запись в регистр Ao
Y5	Запись в регистр Bm
Y6	Запись в регистр Ao
Y7	Запись разряда частного в регистр Z
Y8	Сдвиг регистра Z в сторону старших разрядов
Y9	Выбор операции в сумматоре
Y10	Подсуммирование 1 в сумматоре
Y11	Разность порядков
Y12	Уменьшение порядка частного в регистре Bo
Y13	Установка выходной готовности
Y14	Гашение выходной готовности

Функция	Значение
P1	Входная готовность
P2	Код операции
P3	Признак равенства 0 делителя
P4	Конец деления
P5	Знак числа в регистре Am
P6	Признак нормализации
P7	Знак числа в регистре Bm

На рисунке 4 представлена связь управляющего автомата с операционным автоматом.

3. Числовые тестовые примеры выполнения операций с пояснениями

Пусть X=11010111*2³, Y=1101*2². Найти частное от деления X/Y.

Все действия выполняются в устройстве в следующей последовательности:

	0.1101111	Прямой код делимого	Частное X/Y
+	1.0011	Дополнительный код делителя
	0.0000	Остаток положительный	1
	0.0000	Остаток сдвинут влево на один разряд
+	1.0011	Дополнительный код делителя
	1.0011	Остаток отрицательный	10
	0.0111	Остаток сдвинут влево на один разряд
+	0.1101	Прямой код делителя
	1.0100	Остаток отрицательный	100
	0.1001	Остаток сдвинут влево на один разряд
+	0.1101	Прямой код делителя
	1.0110	Остаток отрицательный	1000
	0.1101	Остаток сдвинут влево на один разряд
+	0.1101	Прямой код делителя
	1.1010	Остаток отрицательный	10000

Одновременно вычисляется порядок частного следующим образом:

p_c = p_x - p_y = 0.011 - 0.010 = 0.001

4.        Описание функциональной схемы устройства.

Функциональная схема устройства представлена на рисунке 5.

Функциональная схема реализует схему работы с мантиссами.

Используемый мультиплексор 2ґ1 на вход которого подается число в прямом и дополнительном коде и в зависимости от ситуации выбирается одно из двух чисел. В процессе работы осуществляется контроль делителя на равенство нулю, поэтому используемый мультиплексор должен иметь стробируемый вход.

Сумматор складывает числа, которые пришли с выхода мультиплексора и регистра A_m, результат переписывается в регистр A_m, который запоминает это число, сдвигает его влево в сторону старших разрядов и снова передает его на сумматор.

Так же старший разряд регистра подается на результирующий последовательно параллельный регистр Z, в котором происходит накопление результата. После определение результата, полученное число надо нормализовать и поэтому результирующий регистр кроме последовательного входа и параллельного вывода должен осуществлять сдвиг числа влево в сторону старших разрядов.